Kernekoncepter
FPGA 기반 병렬 처리를 통해 DPLL 알고리즘의 가장 비용이 많이 드는 부울 제약 전파(BCP) 부분을 가속화하여 SAT 솔버의 성능을 향상시킨다.
Resumé
이 논문은 프로세서와 FPGA로 구성된 SoC 플랫폼에서 SAT 솔버를 가속화하는 새로운 아키텍처를 제안한다. 제안하는 솔루션은 다음과 같은 특징을 가진다:
클로즈 룩업 작업을 제거하고 클로즈를 FPGA의 클로즈 프로세서에 직접 할당하여 효율적으로 활용한다.
큰 SAT 문제를 FPGA의 메모리 용량 내에서 관리할 수 있도록 작은 파티션으로 나누어 처리한다. 필요에 따라 파티션을 동적으로 교체한다.
기존 솔루션 대비 BCP 부분에서 1.7배와 1.1배의 성능 향상을 보이며, 전체적으로 소프트웨어 전용 구현 대비 최대 6배의 성능 향상을 달성한다.
Statistik
제안하는 솔루션은 Xilinx Zynq 플랫폼에서 106.66MHz의 클럭 주파수로 동작한다.
총 14,400 LUT와 28,800 FF 용량의 FPGA에서 224개의 병렬 클로즈 프로세서와 63개의 변수를 지원한다.
647 LUTRAM의 온칩 메모리, 13,151 LUT, 11,059 FF를 사용한다.
Citater
"BCP는 DPLL의 CPU 시간의 80-90%를 차지하여 하드웨어 가속화의 주요 대상이 된다."
"기존 솔루션 대비 BCP 부분에서 1.7배와 1.1배의 성능 향상을 보인다."
"전체적으로 소프트웨어 전용 구현 대비 최대 6배의 성능 향상을 달성한다."