核心概念
プロセス変動の影響を正確に表現し、タイミングガードバンドを排除しつつ、わずかな機能誤差で回路性能を向上させる。
要約
本研究では、プロセス変動の影響を正確に表現するための変動対応標準セルライブラリを作成し、それを活用して回路の遅延分布を正確に推定する手法を提案している。さらに、遺伝的アルゴリズムを用いて、回路の臨界パス遅延と遅延のばらつきを最小化する近似回路を自動生成する。
具体的には以下の手順で進められている。
14nmFinFETトランジスタのモデルを実測データに基づいて校正し、プロセス変動の影響を正確に表現する標準セルライブラリを1000パターン作成する。
回路のDAG表現を用いて、確率的にプロセス変動下での臨界パス遅延を推定する手法を開発する。
遺伝的アルゴリズムを用いて、臨界パス遅延と遅延のばらつきを最小化しつつ、わずかな機能誤差に抑えた近似回路を自動生成する。
実験の結果、提案手法で生成した近似回路は、わずか5.3×10-3の機能誤差で、プロセス変動下でも確実に動作し、タイミングガードバンドを排除できることが示された。
統計
プロセス変動下での最悪ケースの正規化平均誤差距離(NMED)は5.3×10-3である。