核心概念
KamLAND-Zen実験において、FPGA上に機械学習モデルを実装することで、イベントの位置とエネルギーをリアルタイムに再構成できることを実証した。
本稿は、ニュートリノ検出と新しい物理現象の探求に用いられる、モノリシック液体シンチレータ検出器技術に関する研究論文である。特に、KamLAND-Zen (KLZ) 実験におけるイベントの位置とエネルギーのリアルタイム再構成に焦点を当てている。
従来のイベント再構成の課題
従来のイベント再構成はオフラインで行われており、データ収集後に時間をかけてフィッティングアルゴリズムを適用することで、イベントの位置とエネルギーの情報を得ていた。この方法では、情報取得に時間がかかり、リアルタイムでの分析が不可能であった。
ハードウェアとAIの協調設計による解決策
本稿では、機械学習モデルPointNetをFPGA(Field Programmable Gate Array)に実装することで、この課題を解決する新しいパイプラインを提案している。FPGAは処理のオーバーヘッドを削減するために使用される特殊なタイプのコンピュータであり、KLZ実験では、120個のデータ収集ボードにRFSoC 4×2 FPGAチップが搭載される予定である。
パイプラインの概要
提案されたパイプラインは、以下の3つのフェーズで構成される。
設計フェーズ: PointNetモデルの設計と、10万件のKLZシミュレーションイベントのデータセットを用いた学習を行う。
ソフトウェアからハードウェアへの移植フェーズ: 学習済みPointNetモデルを量子化し、cgra4mlライブラリを用いてFPGAの表現に変換する。その後、AMD Vivadoプラットフォームを用いてRFSoC 4×2 FPGA開発ボードにモデルを合成する。
FPGA実行フェーズ: AMD Vitisを用いてRFSoC 4×2ボードにモデルを展開し、モデルの性能と再構成速度を評価する。
実験結果
位置とエネルギーの再構成精度
量子化されたPointNetモデルは、従来の方法と比較して、エネルギー分解能は向上したものの、位置再構成精度は劣っていた。
FPGAのレイテンシー
訓練されていないモデルのレイテンシーはバッチあたり6,996.7ミリ秒、訓練されたモデルではバッチあたり6,980.9ミリ秒であった。これは、イベントあたり436.3ミリ秒の推論速度を示しており、従来のオフライン再構成の約1日から、FPGA上での再構成では約1秒へと大幅に短縮された。
今後の展望
今後の研究では、cgra4ml開発者と協力して、より性能の高いモデルをFPGAに移植し、モデル構造を最適化することで、推論速度をさらに向上させる予定である。
結論
本稿では、KLZ実験において、イベントの位置とエネルギーをリアルタイムに再構成するために、PointNetモデルをFPGAに展開するパイプラインを提案した。このフレームワークは、次世代のKLZ実験における120個のデータ収集ボードの展開に不可欠なものとなるであろう。
統計
従来のオフライン再構成では、結果を得るまでに約1日かかる。
FPGA上での再構成では、結果を得るまでに約1秒かかる。
訓練されていないモデルのレイテンシーは、バッチあたり6,996.7ミリ秒である。
訓練されたモデルのレイテンシーは、バッチあたり6,980.9ミリ秒である。
イベントあたりの推論速度は、436.3ミリ秒である。
KLZ実験では、約1ミリ秒ごとに1つのデータが収集される。