FPGA 패칭: 비트스트림 변조가 보안에 미치는 영향

핵심 개념

FPGA는 재 프로그래밍 가능한 특성으로 인해 비트스트림 조작을 통한 하드웨어 변경에 취약하며, 이는 기밀 데이터 유출 및 악의적인 하드웨어 트로이 목마 삽입으로 이어질 수 있다.

초록

FPGA 패칭: 비트스트림 변조가 보안에 미치는 영향

본 논문은 FPGA의 비트스트림을 조작하여 하드웨어를 수정하는 공격의 심각성을 다룬 연구 논문이다. 저자들은 최소한의 리버스 엔지니어링만으로도 비트스트림 조작을 통해 기밀 데이터 유출 및 하드웨어 트로이 목마 삽입과 같은 심각한 공격이 가능함을 보여준다.

본 연구는 FPGA 설계에서 비트스트림이 적절하게 보호되지 않을 경우 발생할 수 있는 설계 조작의 위협 가능성을 종합적으로 조사하는 것을 목표로 한다.

저자들은 기존 비트스트림에 미리 합성된 회로 수정 사항을 배치하고 라우팅하여 원래 회로와 의도된 조작을 모두 포함하는 기능적 비트스트림을 생성하는 방법론을 제안한다. 이를 위해 5단계로 구성된 반자동 프레임워크를 개발했다.

부분 비트스트림 리버스 엔지니어링
수정 사항 설계
기존 회로에 수정 사항 배치 및 라우팅
수정 사항을 원래 비트스트림과 병합

이 방법론은 Xilinx 7-Series FPGA용으로 합성된 OpenTitan 설계에 대한 4가지 실제 사례 연구를 통해 검증되었다.
사례 연구

신호 추적 추출: AES 내부 상태 또는 일반적인 디버깅 목적으로 내부 신호 추적을 기록하고 추출하는 방법을 보여준다.
Kleptographic Trojan: AES 인스턴스의 비밀 키가 설정되는 동안 데이터 흐름을 트로이 목마화하여 공격자가 비밀 키를 복구할 수 있도록 한다.
명령어 교체 Trojan: 프로그램 메모리와 실행 중인 RISC-V CPU 간에 흐르는 개별 CPU 명령어를 조작하여 공격자가 AES 장치의 초기화를 방해할 수 있도록 한다.
명령어 시퀀스 Trojan: 실행 중인 애플리케이션을 패치하고 정교한 공격을 수행하기 위해 전체 명령어 시퀀스를 대체한다. 예를 들어, (보호된) 비밀 키를 포함하는 메시지 블록을 일반 외부 통신 인터페이스에 추가한다.

핵심 통찰 요약

Patching FPGAs: The Security Implications of Bitstream Modifications

by Endres Pusch... 게시일 arxiv.org 11-19-2024

https://arxiv.org/pdf/2411.11060.pdf

더 깊은 질문

본 연구에서 제안된 공격 방법이 다른 유형의 프로그래밍 가능한 하드웨어(예: ASIC, CPLD)에도 적용될 수 있는가?

본 연구에서 제안된 FPGA 비트스트림 조작 공격은 ASIC, CPLD와 같은 다른 유형의 프로그래밍 가능한 하드웨어에는 직접적으로 적용되기 어렵습니다. 그 이유는 다음과 같습니다.

FPGA와 ASIC/CPLD의 구조적 차이: FPGA는 LUT, FF, BRAM 등의 프로그래밍 가능한 로직 블록과 이들을 연결하는 프로그래밍 가능한 라우팅 자원으로 구성되어 비트스트림을 통해 회로를 변경할 수 있습니다. 반면 ASIC은 특정 기능을 수행하도록 설계되어 제조 과정에서 회로가 고정됩니다. CPLD는 FPGA와 유사한 면이 있지만, 더 작은 규모의 로직 블록과 제한적인 라우팅 자원을 가지고 있어 본 연구에서 제시된 복잡한 조작을 수행하기 어렵습니다.
비트스트림 정보의 차이: FPGA 비트스트림은 로직 블록의 구성 및 연결 정보를 담고 있어 역공학을 통해 회로 구조를 파악하고 조작할 수 있습니다. 하지만 ASIC의 경우, 비트스트림 정보가 공개되지 않으며, 회로 구조 또한 숨겨져 있어 본 연구에서 제시된 공격처럼 비트스트림을 직접 조작하는 것은 불가능합니다. CPLD는 FPGA보다 비트스트림 정보가 제한적이며, 역공학 또한 쉽지 않습니다.
하지만, ASIC 및 CPLD도 보안 위협에서 완전히 자유로운 것은 아닙니다.

ASIC의 경우, 하드웨어 트로이 목마 삽입, 물리적 공격, 역공학 등의 위협에 노출될 수 있습니다.
CPLD 또한 제한적이지만 비트스트림 조작, 역공학 등의 공격 가능성이 존재합니다.
결론적으로, 본 연구에서 제시된 FPGA 비트스트림 조작 공격은 ASIC, CPLD에 직접 적용될 수는 없지만, 이러한 유형의 하드웨어도 다른 형태의 보안 위협에 노출될 수 있다는 점을 인지해야 합니다.

FPGA 제조업체에서 제공하는 비트스트림 암호화 및 인증과 같은 기존 보안 메커니즘을 우회하거나 무력화할 수 있는 방법은 무엇일까?

FPGA 제조업체에서 제공하는 비트스트림 암호화 및 인증 메커니즘은 이론적으로 안전하지만, 실제 구현 과정에서 발생하는 취약점으로 인해 우회되거나 무력화될 수 있습니다.
다음은 이러한 메커니즘을 우회하거나 무력화할 수 있는 몇 가지 일반적인 방법입니다.

사이드 채널 공격: 암호화 및 인증 과정에서 발생하는 전력 소비량, 전자기 방출, 소요 시간 등의 부채널 정보를 분석하여 비밀 키를 추출하거나 비트스트림 내용을 복호화할 수 있습니다. Differential Power Analysis (DPA)나 Correlation Power Analysis (CPA)와 같은 전력 분석 공격은 비밀 키를 추출하는 데 효과적인 것으로 알려져 있습니다.
결함 주입 공격: FPGA 칩에 전압 변화, 클럭 변조, 레이저 빔 등의 결함을 주입하여 암호화 및 인증 과정에서 오류를 발생시키고, 이를 통해 비밀 키를 추출하거나 비트스트림 내용을 변경할 수 있습니다. Fault Injection 공격은 비트스트림 암호화를 우회하거나 오류 메시지를 유발하여 시스템 취약점을 찾는 데 사용될 수 있습니다.
역공학 및 리버스 엔지니어링: 비트스트림 암호화 및 인증 알고리즘을 분석하고 취약점을 찾아내어 이를 악용하여 비밀 키를 추출하거나 비트스트림 내용을 변경할 수 있습니다. 특히, 암호화 알고리즘 자체의 취약점이나 구현상의 오류를 이용하는 공격이 가능합니다.
취약한 구현 공격: 암호화 및 인증 기능을 구현한 하드웨어 또는 소프트웨어의 취약점을 악용하여 공격할 수 있습니다. 예를 들어, 메모리 버퍼 오버플로우 취약점을 이용하여 암호화 키를 덮어씌우거나, 코드 실행 흐름을 변경하여 인증 과정을 우회할 수 있습니다.
물리적 공격: FPGA 칩에 물리적으로 접근하여 비밀 키가 저장된 메모리 영역에 접근하거나, 디버깅 인터페이스를 통해 비트스트림 정보를 추출할 수 있습니다.
이러한 공격들을 방어하기 위해서는 다양한 계층의 보안 메커니즘을 적용해야 합니다.

사이드 채널 공격에 대한 대비책: 전력 소비량을 일정하게 유지하거나 노이즈를 추가하는 방식으로 전력 분석을 방해하고, 중요 정보를 여러 부분에 나누어 저장하는 방법 등을 사용할 수 있습니다.
결함 주입 공격에 대한 대비책: 오류 감지 및 수정 코드를 사용하거나, 중요 연산을 여러 번 수행하여 결과를 비교하는 방식으로 결함 주입 공격을 방어할 수 있습니다.
역공학 및 리버스 엔지니어링에 대한 대비책: 코드 난독화, 역 어셈블 방지 기법 등을 적용하여 역공학 및 리버스 엔지니어링을 어렵게 만들 수 있습니다.
취약한 구현 공격에 대한 대비책: 보안 코딩 표준을 준수하고, 정적/동적 분석 도구를 활용하여 취약점을 제거해야 합니다. 또한, 펌웨어 업데이트를 통해 알려진 취약점을 최신 상태로 유지해야 합니다.
물리적 공격에 대한 대비책: 탬퍼 방지 장치를 사용하거나, 중요 정보를 암호화하여 저장하는 등 물리적 접근을 차단하거나 제한하는 방법을 사용할 수 있습니다.
FPGA 제조업체들은 보안 메커니즘의 취약점을 지속적으로 개선하고 있으며, 사용자 또한 최신 보안 업데이트를 적용하고 안전한 시스템 구축을 위해 노력해야 합니다.

하드웨어 보안과 관련하여 오픈 소스 하드웨어 설계의 이점과 단점은 무엇이며, 폐쇄형 소스 설계와 비교하여 어떤 보안적 의미를 지니는가?

오픈 소스 하드웨어 설계의 이점

투명성 및 검증 가능성: 모든 설계 정보가 공개되어 있어 누구나 설계를 검토하고 취약점을 분석할 수 있습니다. 이는 폐쇄형 소스 설계에 숨겨져 있을 수 있는 백도어나 취약점을 찾아내는 데 도움이 됩니다.
커뮤니티 기반 보안 강화: 많은 사람들이 코드를 검토하고 개선하면서 보안 취약점을 빠르게 발견하고 수정할 수 있습니다. 또한, 커뮤니티의 피드백을 통해 설계를 개선하고 보안을 강화할 수 있습니다.
빠른 개발 및 배포: 설계 정보가 공개되어 있어 개발자들이 쉽게 협업하고 코드를 재사용할 수 있습니다. 이는 개발 시간과 비용을 절감하고, 새로운 기술을 빠르게 적용할 수 있도록 합니다.
오픈 소스 하드웨어 설계의 단점

공격 표면 확대: 설계 정보가 공개되어 있어 공격자가 시스템의 취약점을 분석하고 공격을 수행하기 용이해질 수 있습니다.
보안 업데이트의 어려움: 오픈 소스 하드웨어는 다양한 버전으로 파생될 수 있으며, 모든 사용자가 최신 보안 업데이트를 적용하도록 강제하기 어렵습니다.
지적 재산권 보호 문제: 오픈 소스 하드웨어는 라이선스에 따라 자유롭게 사용 및 수정할 수 있지만, 이는 지적 재산권 보호에 어려움을 초래할 수 있습니다.
폐쇄형 소스 설계와 비교

보안성: 폐쇄형 소스 설계는 설계 정보가 비밀로 유지되어 공격자가 시스템을 분석하기 어렵다는 장점이 있습니다. 하지만, 백도어나 취약점이 존재하더라도 사용자가 알 수 없다는 단점이 있습니다. 오픈 소스 설계는 투명성과 커뮤니티 기반 검증을 통해 보안성을 높일 수 있지만, 공격 표면이 넓어진다는 단점이 있습니다.
개발 속도: 오픈 소스 설계는 코드 재사용 및 커뮤니티 협업을 통해 개발 속도를 높일 수 있습니다. 폐쇄형 소스 설계는 개발 속도가 느릴 수 있지만, 지적 재산권 보호에 유리합니다.
결론
오픈 소스 하드웨어 설계는 투명성, 커뮤니티 기반 보안 강화, 빠른 개발 및 배포 등의 장점을 제공하지만, 공격 표면 확대, 보안 업데이트의 어려움, 지적 재산권 보호 문제 등의 단점도 존재합니다. 폐쇄형 소스 설계는 보안 취약점 노출 가능성이 적지만, 투명성이 떨어지고 커뮤니티의 검증을 받을 수 없다는 단점이 있습니다.
따라서, 어떤 방식이 더 안전하다고 단정할 수 없으며, 시스템의 요구사항, 보안 위협 수준, 개발 환경 등을 고려하여 적절한 방식을 선택해야 합니다.
추가적으로, 오픈 소스 하드웨어의 보안 강화를 위해서는 다음과 같은 노력이 필요합니다.

보안 취약점 분석 및 패치: 오픈 소스 하드웨어의 보안 취약점을 분석하고 패치를 제공하는 전문 기관 및 커뮤니티의 활성화가 필요합니다.
보안 교육 및 인식 제고: 오픈 소스 하드웨어 사용자들에게 보안 위협 및 대응 방안에 대한 교육을 제공하고, 보안 인식을 제고해야 합니다.
보안 표준 및 인증 제도 마련: 오픈 소스 하드웨어의 보안성을 평가하고 인증하는 제도를 마련하여 사용자들이 안전한 오픈 소스 하드웨어를 선택할 수 있도록 지원해야 합니다.