Veryl: SystemVerilog의 대안으로서 등장한 새로운 하드웨어 기술 언어

Grunnleggende konsepter

Veryl은 SystemVerilog의 복잡성을 해결하고 현대 프로그래밍 언어의 장점을 접목시킨 새로운 하드웨어 기술 언어로, 높은 상호 운용성과 향상된 개발 환경을 제공하여 하드웨어 설계 생산성을 향상시킨다.

Sammendrag

Veryl: SystemVerilog을 대체하는 새로운 하드웨어 기술 언어

본 논문은 SystemVerilog의 대안으로 개발된 새로운 하드웨어 기술 언어인 Veryl을 소개한다. Veryl은 SystemVerilog을 기반으로 하지만 로직 설계에 최적화된 간결한 문법을 제공하며, SystemVerilog과의 높은 상호 운용성을 통해 기존 프로젝트와의 통합을 용이하게 한다. 또한, 패키지 관리자 및 실시간 검사기와 같은 포괄적인 개발 지원 도구를 포함하여 생산성을 높이고 설계 프로세스를 간소화한다.

1. 간결하고 향상된 문법

SystemVerilog 키워드를 기반으로 Rust 및 Go와 같은 최신 프로그래밍 언어의 문법적 장점을 통합하여 가독성을 높였다.
문서화 주석, 후행 쉼표, 간단한 배열 구문, 변수 뒤에 오는 타입 지정과 같은 기능을 통해 코드 작성을 간소화한다.
클럭 및 리셋을 전용 타입으로 처리하여 always_ff 선언에서 클럭 및 리셋 사양을 생략할 수 있도록 하여 코드를 간결하게 유지한다.
컨텍스트 인식 할당을 통해 블로킹 및 논블로킹 할당을 구분하는 번거로움을 없애고, 복합 할당 연산자를 사용할 수 있도록 하여 코드 가독성을 향상시킨다.
2. SystemVerilog과의 상호 운용성

Veryl의 사용자 정의 유형은 SystemVerilog과 완전히 동일하게 동작하여 상호 참조가 가능하다.
기존 SystemVerilog 코드베이스와의 점진적인 통합이나 Veryl로의 부분적인 재작성이 용이하다.
SystemVerilog을 지원하는 디버거 및 파형 뷰어를 사용하여 Veryl로 정의된 유형을 직접 디버깅할 수 있다.
타이밍 클로저 및 ECO를 포함한 ASIC 워크플로우에 원활하게 통합된다.
3. 향상된 개발 환경

Veryl 컴파일러는 SystemVerilog 코드를 생성하는 것 외에도 다양한 의미 검사를 수행하여 코드 품질을 보장한다.
중복 및 정의되지 않은 식별자 감지, 초기화되지 않은 변수 및 사용되지 않는 변수 검사, 의도하지 않은 래치 생성 방지 등의 검사를 통해 코드 안정성을 높인다.
Visual Studio Code 및 Vim과 같은 다양한 텍스트 편집기와 통합되는 언어 서버를 포함하여 실시간 피드백을 제공한다.
의미 검사 결과, 자동 포맷, 린팅 및 실시간 편집기 통합과 같은 기능을 통해 개발 프로세스를 효율적으로 개선한다.
4. 라이브러리 지원

개발자는 프로젝트 정의 파일에 지정된 항목을 추가하여 외부 라이브러리를 Veryl 프로젝트에 원활하게 통합할 수 있다.
Veryl 컴파일러는 자동 문서 생성을 지원하여 소스 코드 내의 문서 주석을 해석하고 모듈, 인터페이스 및 패키지에 대한 정보를 추출하여 일관되게 형식이 지정된 문서를 자동으로 생성한다.

Veryl은 SystemVerilog의 한계점을 극복하고 현대 프로그래밍 언어의 장점을 접목시킨 새로운 하드웨어 기술 언어이다. 로직 설계에 최적화된 문법, SystemVerilog과의 높은 상호 운용성, 포괄적인 컴파일러 및 개발 환경 지원을 통해 하드웨어 설계 생산성을 향상시키는 것을 목표로 한다.

Viktige innsikter hentet fra

Veryl: A New Hardware Description Language as an Altarnative to SystemVerilog

by Naoya Hatta,... klokken arxiv.org 11-21-2024

https://arxiv.org/pdf/2411.12983.pdf

Dypere Spørsmål

Veryl은 하드웨어 기술 언어의 미래를 어떻게 바꿀 수 있을까?

Veryl은 하드웨어 기술 언어의 미래를 여러 측면에서 긍정적으로 바꿀 수 있는 잠재력을 가지고 있습니다.
1. 향상된 생산성: Veryl은 SystemVerilog의 복잡성을 줄이고, 현대 프로그래밍 언어의 장점을 도입하여 하드웨어 설계의 생산성을 향상시킬 수 있습니다. 간결한 문법, 자동 포맷팅, 실시간 오류 검사, 풍부한 라이브러리 지원 등을 통해 개발자는 코드 작성에 집중하고 오류를 줄여 개발 시간을 단축할 수 있습니다.
2. 높은 코드 재사용성: Veryl의 Generics 기능은 SystemVerilog보다 유연한 코드 작성을 가능하게 하여 하드웨어 설계의 재사용성을 높입니다. 이는 다양한 환경에서 재사용 가능한 모듈 및 설계 자산을 구축하여 시간과 노력을 절약하고 설계 오류 가능성을 줄이는 데 기여합니다.
3. SystemVerilog과의 상호 운용성: Veryl은 SystemVerilog과의 호환성을 제공하여 기존 SystemVerilog 코드와의 통합을 지원하고 기존 검증 환경을 활용할 수 있도록 합니다. 이는 기존 SystemVerilog 기반 프로젝트에서 Veryl을 점진적으로 도입하고 활용하는 데 유용합니다.
4. 하드웨어/소프트웨어 공동 설계 촉진: Veryl은 현대 프로그래밍 언어와 유사한 문법과 기능을 제공하여 하드웨어 설계와 소프트웨어 개발 간의 경계를 허물고 더욱 긴밀한 협업을 가능하게 합니다.
그러나 Veryl이 하드웨어 기술 언어의 미래를 완전히 바꿀 것이라고 단정하기는 어렵습니다. Veryl의 성공은 아래 요인들에 달려 있습니다.

EDA 도구 지원: 주요 EDA 벤더들이 Veryl을 지원하는 도구를 제공해야 합니다.
커뮤니티 성장: 활발한 커뮤니티를 통해 Veryl 사용자를 위한 지원과 정보 공유가 활성화되어야 합니다.
산업 표준으로의 자리매김: Veryl이 널리 사용되는 산업 표준으로 자리매김하기 위해서는 시간과 노력이 필요합니다.
결론적으로 Veryl은 하드웨어 기술 언어의 생산성, 재사용성, 상호 운용성을 향상시킬 수 있는 유망한 언어입니다. 하지만 Veryl이 하드웨어 기술 언어의 미래를 어떻게 바꿀지는 앞으로 Veryl 개발, EDA 도구 지원, 커뮤니티 성장, 산업계의 채택 등 다양한 요인에 의해 결정될 것입니다.

SystemVerilog의 풍부한 생태계를 고려했을 때, Veryl이 얼마나 빠르게 시장 점유율을 확보할 수 있을까?

SystemVerilog은 오랜 기간 동안 하드웨어 기술 언어의 표준으로 자리 잡았으며, 풍부한 생태계와 검증된 안정성을 자랑합니다. 이러한 상황에서 Veryl이 빠르게 시장 점유율을 확보하기는 쉽지 않을 것으로 예상됩니다.
Veryl이 직면하는 주요 과제는 다음과 같습니다.

기존 SystemVerilog 사용자의 전환: 이미 SystemVerilog에 익숙한 수많은 엔지니어와 방대한 코드 베이스가 존재합니다. 이들을 Veryl로 전환하려면 Veryl의 장점과 전환 비용을 명확하게 제시하고, SystemVerilog에서 Veryl로의 마이그레이션을 위한 도구와 지원을 제공해야 합니다.
EDA 도구 지원: 현재 Veryl을 완벽하게 지원하는 EDA 도구는 제한적입니다. 주요 EDA 벤더들이 Veryl을 지원하는 도구를 개발하고 제공해야 Veryl의 사용이 확대될 수 있습니다.
표준화: SystemVerilog은 IEEE 표준으로 지정되어 널리 사용되고 있습니다. Veryl 또한 널리 사용되기 위해서는 IEEE와 같은 표준 기구를 통한 표준화 과정을 거쳐야 합니다.
그러나 Veryl은 SystemVerilog의 한계를 극복하고자 하는 새로운 언어로서, 다음과 같은 강점을 바탕으로 점차 시장 점유율을 확보해 나갈 수 있을 것으로 예상됩니다.

현대 프로그래밍 언어의 장점: Veryl은 Rust, Go와 같은 현대 프로그래밍 언어의 장점을 도입하여 코드 가독성, 재사용성, 생산성을 향상시켰습니다. 이는 새로운 하드웨어 엔지니어들에게 매력적인 요소가 될 수 있습니다.
증가하는 오픈 소스 하드웨어 생태계: 오픈 소스 하드웨어 생태계가 성장함에 따라, Veryl과 같이 현대적이고 유연한 언어에 대한 수요가 증가할 것으로 예상됩니다.
점진적인 도입: Veryl은 SystemVerilog과의 상호 운용성을 제공하므로, 기존 SystemVerilog 프로젝트에 점진적으로 도입하여 사용할 수 있습니다. 이는 Veryl의 진입 장벽을 낮추고, 점차 사용자를 확보하는 데 도움이 될 것입니다.
결론적으로 Veryl이 SystemVerilog의 아성을 넘어 단기간에 시장 점유율을 확보하기는 어려울 것입니다. 그러나 Veryl은 SystemVerilog의 한계를 극복하고자 하는 새로운 언어로서, 현대 프로그래밍 언어의 장점과 오픈 소스 하드웨어 생태계의 성장과 함께 점진적으로 시장 점유율을 확보해 나갈 수 있을 것으로 예상됩니다.

Veryl의 등장으로 하드웨어 및 소프트웨어 개발의 경계가 더욱 모호해질까?

네, Veryl의 등장은 하드웨어 및 소프트웨어 개발의 경계를 더욱 모호하게 만들 가능성이 높습니다.
Veryl은 현대 프로그래밍 언어에서 사용되는 추상화, 모듈화, 코드 재사용성 등의 개념을 하드웨어 기술에 도입했습니다. 이는 전통적으로 분리되어 있던 하드웨어 및 소프트웨어 개발 프로세스를 통합하고, 하드웨어를 소프트웨어처럼 유연하고 효율적으로 설계할 수 있도록 합니다.
Veryl을 통해 나타날 수 있는 변화는 다음과 같습니다.

하드웨어/소프트웨어 공동 설계 증가: Veryl은 하드웨어 엔지니어와 소프트웨어 엔지니어 모두에게 친숙한 문법과 기능을 제공하여, 서로 다른 분야의 엔지니어 간의 협업을 증진시킬 수 있습니다. 이는 하드웨어와 소프트웨어가 긴밀하게 통합된 시스템을 설계하는 데 유리하며, 시스템 전체의 성능과 효율성을 향상시킬 수 있습니다.
소프트웨어 엔지니어의 하드웨어 설계 참여: Veryl의 진입 장벽이 낮아짐에 따라, 소프트웨어 엔지니어도 하드웨어 설계에 참여하는 것이 용이해질 수 있습니다. 이는 하드웨어 설계에 대한 새로운 아이디어와 접근 방식을 제시하고, 하드웨어 및 소프트웨어 개발 간의 시너지 효과를 창출할 수 있습니다.
하드웨어/소프트웨어 경계를 넘나드는 설계: Veryl은 하드웨어와 소프트웨어를 구분 없이 설계하고 구현할 수 있는 환경을 제공할 수 있습니다. 이는 알고리즘 개발 초기 단계부터 하드웨어와 소프트웨어의 분할을 고려하지 않고 최적의 성능을 발휘하는 방식으로 설계를 진행할 수 있도록 합니다.
결론적으로 Veryl은 하드웨어 및 소프트웨어 개발의 경계를 모호하게 만들고, 하드웨어와 소프트웨어가 더욱 긴밀하게 통합된 시스템을 설계할 수 있도록 지원할 것입니다. 이는 하드웨어 및 소프트웨어 개발 프로세스를 혁신하고, 더욱 빠르고 효율적이며 유연한 시스템 개발을 가능하게 할 것입니다.