Core Concepts
고도로 구성 가능한 디지털 설계의 기능적 정확성을 보장하기 위해 시뮬레이션 기반 및 형식적 검증 기술의 한계를 극복하는 반형식적 검증 방법론을 제안한다.
Abstract
이 논문은 고도로 구성 가능한 디지털 설계의 효율적인 구성 커버리지를 달성하기 위한 반형식적 검증 방법론을 제안한다.
방법론의 주요 내용은 다음과 같다:
회귀 계획 생성 단계:
Pairwise 검증 기법을 사용하여 구성 조합을 최소화
상위 다운 접근법: 요구사항 도구를 사용하여 제약 조건 및 등가 클래스 정의
하향 접근법: 형식적 구조 검사를 통해 블록 수준 형식 검증 대상 식별
실행 단계:
Pairwise 기반의 최적화된 회귀 생성
SystemVerilog 구성 커버리지 파일 및 회귀 정보 파일 자동 생성
제안된 방법론을 마이크로프로세서 IP에 적용한 결과, 기존 브루트 포스 접근법 대비 회귀 수와 실행 시간을 크게 줄일 수 있었다. 또한 100% 구성 커버리지를 달성하고 9개의 버그를 발견할 수 있었다.
Stats
브루트 포스 접근법 대비 회귀 수 99.99% 감소
회귀 실행 시간 99.99% 감소 (10,000,000년 → 3.5일)
Quotes
"고도로 구성 가능한 디지털 설계의 경우 막대한 수의 구성 조합으로 인해 브루트 포스 접근법으로는 검증이 불가능하다."
"제안된 반형식적 검증 방법론은 시뮬레이션 기반 및 형식적 검증 기술의 한계를 극복하고 효율적인 구성 커버리지를 달성할 수 있다."