Core Concepts
상호 연결된 다중 입력 게이트의 지연을 정확하게 모델링하기 위해 기존의 하이브리드 지연 모델에 RC 상호 연결을 추가하고, 이를 체계적으로 평가하였다.
Abstract
이 논문은 상호 연결된 다중 입력 게이트의 지연 모델링을 다룬다. 기존의 하이브리드 지연 모델은 단일 게이트만을 고려했지만, 실제 회로에서는 상호 연결된 게이트의 지연이 중요하다.
논문에서는 기존 모델에 RC 상호 연결을 추가하고, 이를 체계적으로 평가하였다. 15nm와 65nm CMOS 기술을 사용하여 입력 구동 강도, 배선 길이, 부하 용량, 배선 저항 및 배선 용량을 변화시키며 시뮬레이션을 수행하였다.
결과적으로 제안된 모델은 실제 지연과 매우 잘 일치하는 것으로 나타났다. 특히 T = ∞ 및 |∆| = ∞ 경우에 대한 정확도가 높았고, 임의의 T와 ∆에 대해서도 대체로 정확한 예측이 가능했다. 이를 통해 제안 모델이 상호 연결된 다중 입력 게이트의 지연을 효과적으로 모델링할 수 있음을 보였다.
Stats
15nm CMOS 기술에서 배선 길이 l = 3μm일 때 지연 δ↓
S(∞) = 2.1ps, δ↓
S(0) = 1.8ps, δ↓
S(∞) = 2.4ps
15nm CMOS 기술에서 배선 길이 l = 15μm일 때 지연 δ↓
S(∞) = 3.0ps, δ↓
S(0) = 2.4ps, δ↓
S(∞) = 3.3ps
15nm CMOS 기술에서 배선 용량이 2배일 때 지연 δ↓
S(∞) = 4.5ps, δ↓
S(0) = 3.0ps, δ↓
S(∞) = 4.8ps
15nm CMOS 기술에서 배선 저항이 1/2일 때 지연 δ↓
S(∞) = 3.0ps, δ↓
S(0) = 2.4ps, δ↓
S(∞) = 3.6ps
Quotes
"상호 연결된 게이트의 지연이 중요하다."
"제안 모델은 실제 지연과 매우 잘 일치한다."