Core Concepts
병렬 스펙트럴 지연 수정 기법의 효율성을 향상시키기 위해 최적화된 대각 전처리기 계수를 제안한다. 이를 통해 기존 방법들에 비해 안정성 및 수렴 속도가 유사하면서도 병렬 처리 효율이 높은 시간 적분 기법을 개발한다.
Abstract
이 논문은 병렬 스펙트럴 지연 수정 기법(Parallel Spectral Deferred Corrections, 이하 병렬 SDC)의 효율성을 향상시키기 위한 방법을 제안한다.
병렬 SDC는 시간 적분 문제에서 작은 규모의 병렬성을 제공할 수 있다. 하지만 기존 접근법들은 수렴 속도, 효율성 및 안정성이 사용되는 계수에 크게 의존한다. 이 논문에서는 최적의 계수를 해석적으로 찾을 수 있는 새로운 방법론을 제안한다.
제안된 병렬 SDC 기법은 기존 직렬 SDC 변형들과 유사한 안정성 영역과 수렴 차수를 제공한다. 또한 병렬 SDC의 계산 비용 모델을 고려할 때, 제안된 기법은 기존 직렬 SDC, 병렬 SDC 계수, Picard 반복, 명시적 Runge-Kutta 4차 방법, 암시적 4차 대각 암시적 Runge-Kutta 방법과 경쟁력이 있다.
Stats
병렬 SDC 기법은 기존 직렬 SDC 변형들과 유사한 안정성 영역과 수렴 차수를 제공한다.
병렬 SDC의 계산 비용 모델을 고려할 때, 제안된 기법은 기존 직렬 SDC, 병렬 SDC 계수, Picard 반복, 명시적 Runge-Kutta 4차 방법, 암시적 4차 대각 암시적 Runge-Kutta 방법과 경쟁력이 있다.
Quotes
"병렬 스펙트럴 지연 수정 기법의 효율성을 향상시키기 위해 최적화된 대각 전처리기 계수를 제안한다."
"제안된 병렬 SDC 기법은 기존 직렬 SDC 변형들과 유사한 안정성 영역과 수렴 차수를 제공한다."
"병렬 SDC의 계산 비용 모델을 고려할 때, 제안된 기법은 기존 직렬 SDC, 병렬 SDC 계수, Picard 반복, 명시적 Runge-Kutta 4차 방법, 암시적 4차 대각 암시적 Runge-Kutta 방법과 경쟁력이 있다."