Core Concepts
T1-셀을 활용한 SFQ 산술 회로의 효율적인 구현 방법
Abstract
I. 소개
RSFQ 기술은 저전력 및 고속 운영을 제공
RSFQ 시스템은 Josephson Junctions 및 SFQ 펄스를 사용
SFQ 게이트는 클럭 신호가 필요하여 게이트 수준 파이프라이닝 필요
T1-플립플롭(T1-FF)은 RSFQ 로직 셀로 풀 애더 기능을 효율적으로 구현
T1-FF는 입력 신호 타이밍에 복잡한 제약을 가짐
II. T1-인식 기술 매핑
로직 네트워크의 호환 부분을 T1-FF로 대체
각 게이트에 클럭 상을 할당하기 위한 정수 선형 프로그래밍 문제 공식화
DFF 삽입을 통해 각 게이트의 타이밍 요구 사항 충족
III. 실험 결과
EPFL 및 ISCAS 벤치마크 회로의 일부를 합성
T1을 사용한 합성 결과는 평균적으로 영역 및 DFF 수에서 6% 향상
로직 깊이는 13% 증가하며, T1-FF에 필요한 추가 단계로 인한 것으로 추정
Stats
T1-FF는 전통적인 구현에 비해 29개의 JJs로 완전한 더하기를 실현할 수 있음
T1-FF를 사용하면 SFQ 네트워크의 영역이 평균 6% 감소
128비트 더하기 최적화에서 최대 25% 감소
Quotes
"T1-FF는 전통적인 구현에 비해 29개의 JJs로 완전한 더하기를 실현할 수 있음."
"SFQ 네트워크의 영역이 평균 6% 감소하고 128비트 더하기 최적화에서 최대 25% 감소."