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Das Ultra8T SRAM-Design ermöglicht robuste Lese-Operationen von der Nennspannung (0,8 V) bis zur Sub-Threshold-Spannung (0,25 V), indem es eine Leckage-Erkennungsstrategie verwendet, um die Sicherheitsabtastzeit auf den Bit-Leitungen ohne zusätzlichen Hardware-Overhead zu quantifizieren.
Samenvatting
Der Artikel präsentiert das Ultra8T SRAM-Design, das für energieeingeschränkte Anwendungen wie IoT entwickelt wurde. Das Hauptziel ist es, die Batterielebensdauer durch aggressives Skalieren der Versorgungsspannung (VDD) in den Sub-/Nahe-Threshold-Bereich zu erhöhen.
Herkömmliche SRAM-Designs haben Schwierigkeiten, bei sehr niedrigen Spannungen zuverlässig zu funktionieren, da der relativ große Leckstrom die normale Lese-/Schreibfunktionalität beeinträchtigt. Das Ultra8T-Design verwendet eine Leckage-Erkennungsstrategie, um die Sicherheitsabtastzeit auf den Bit-Leitungen ohne zusätzlichen Hardware-Overhead zu quantifizieren.
Das Modell beschreibt die spezifische Beziehung zwischen Lesestrom und Leckrauschen in einer Spalte. Basierend darauf wurde das Ultra8T SRAM entwickelt, um die minimale Betriebsspannung (VDDMIN) aggressiv zu reduzieren. Das Design umfasst auch eine digitalisierte Zeitsteuerung, die eine PVT-Nachführung und varianzunterdrückte interne Taktung erzeugt, sowie einen hochempfindlichen Senseamp.
Die Simulationsergebnisse zeigen, dass das Ultra8T SRAM bei 0,25 V erfolgreich Lese-Operationen mit einer Verzögerung von 1,11 μs durchführen kann. Der minimale Energiebedarf beträgt 1,69 pJ bei 0,4 V.
Statistieken
Bei 0,25 V VDD beträgt die Lese-Verzögerung 1,11 μs.
Der minimale Energiebedarf beträgt 1,69 pJ bei 0,4 V VDD.
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