Core Concepts
FPGA에서 효율적인 작은 곱셈기를 구현하기 위해 불완전한 부분 곱셈기를 사용하는 새로운 방법을 제안한다.
Abstract
이 논문은 FPGA에서 효율적인 작은 곱셈기를 구현하는 새로운 방법을 제안한다.
주요 내용은 다음과 같다:
최근 AI 추론 분야에서 8비트 이하의 저정밀도 데이터 형식이 사용되면서 작은 곱셈기에 대한 수요가 증가하고 있다.
기존의 직사각형 형태의 부분 곱셈기 대신 불완전한 부분 곱셈기를 사용하면 FPGA 자원을 더 효율적으로 활용할 수 있다.
불완전한 부분 곱셈기를 찾기 위해 4x4 크기의 검색 공간을 체계적으로 탐색하였다. 이를 통해 기존 방식보다 효율적인 55개의 불완전 부분 곱셈기를 찾아냈다.
제안한 불완전 부분 곱셈기를 곱셈기 타일링 기법과 결합하여 최적의 곱셈기 설계를 생성하는 방법을 제시했다.
합성 실험 결과, 제안 방식이 기존 방식 대비 최대 17.6%, 평균 3.7%의 LUT 사용량 감소 효과를 보였다. 특히 작은 크기의 곱셈기에서 효과가 두드러졌다.
패킹 실험을 통해 제안 방식의 설계가 복잡한 회로에서도 효과적으로 활용될 수 있음을 확인했다.
Stats
3x3 곱셈기의 경우 기존 방식은 9 LUT, 제안 방식은 5 LUT를 사용한다.
4x4 곱셈기의 경우 기존 방식은 13 LUT, 제안 방식은 12 LUT를 사용한다.
5x5 곱셈기의 경우 기존 방식은 20 LUT, 제안 방식은 18 LUT를 사용한다.
6x6 곱셈기의 경우 기존 방식과 제안 방식 모두 27 LUT를 사용한다.
Quotes
"FPGA에서 효율적인 작은 곱셈기를 구현하기 위해 불완전한 부분 곱셈기를 사용하는 새로운 방법을 제안한다."
"불완전한 부분 곱셈기를 찾기 위해 4x4 크기의 검색 공간을 체계적으로 탐색하였다."
"제안 방식이 기존 방식 대비 최대 17.6%, 평균 3.7%의 LUT 사용량 감소 효과를 보였다."