
E-Syn은 기술 인식 비용 함수를 사용하여 E-그래프 기반 논리 리라이팅을 수행함으로써 기존 AIG 기반 논리 최적화 기법보다 더 넓은 설계 공간을 탐색할 수 있다.


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기술 인식 비용 함수를 사용한 E-그래프 리라이팅을 통한 논리 합성



E-Syn은 E-그래프를 활용하여 논리 회로의 다양한 등가 표현을 효율적으로 탐색하고, 기술 의존적 비용 모델을 통해 지연 및 면적 최적화를 수행한다.



논리 합성을 위한 기술 인식 비용 함수를 사용한 E-그래프 재작성
