대규모 언어 모델(LLM)을 활용하여 하드웨어 모듈의 설계와 테스트를 자동화할 수 있는 가능성을 탐구하였다.
LLM(Large Language Model)을 활용하여 자연어 명세로부터 System Verilog 어서션을 자동으로 생성하는 ChIRAAG 프레임워크를 제안한다. ChIRAAG는 명세를 표준화된 형식으로 체계적으로 분해하고, LLM을 활용하여 어서션을 생성한다. 또한 시뮬레이션 로그를 LLM에 자동으로 피드백하여 올바른 어서션을 생성할 수 있도록 한다.
LLM으로 생성된 하드웨어 설계의 약 60%가 취약점을 포함하고 있으며, 이는 LLM이 하드웨어 취약점에 대한 인식이 부족하기 때문이다.